| 募集内容 |
| 職種 |
電子回路設計エンジニア
HDL(VHDL,Verilog-HDL)設計エンジニア |
| 仕事内容 |
LSI(ASIC,FPGA)に特化した受託開発、IPコア開発、
HDL(VHDL,Verilog-HDL)を使った設計教育セミナの講師等の業務 |
| 応募資格 |
高卒以上 18歳から30歳位迄の方
未経験の方(24歳位迄の方)も丁寧に指導いたします。
HDL設計経験者は、30歳位迄の方
経験は無いけどやる気のある方是非ご応募ください。 |
| 給与 |
固定給制 月給22万円以上(大卒・住宅手当込み)
年俸制有り 例:27歳/年収700万以上の実績有り
あなたの経験や年齢を考慮した上決定いたします。
実務経験がある人は、年俸制を選択することもできます。 |
| 昇給 |
年1回 |
| 賞与 |
賞与年2回(4ヶ月)+1回(出来高) |
| 諸手当 |
住宅手当 残業手当 通勤費全額支給 |
| 福利厚生 |
社会保険完備 退職金制度 リロクラブ |
| 休暇 |
完全週休2日制(土・日・祝祭日)夏季/年末年始を含め年125日
年次有給休暇最大年40日
|
| 勤務時間 |
9:00〜18:00(実働8時間)
2年目以降フレックス制(コアタイム10:00〜15:00) |
勤務地
交通 |
〒213-0012 神奈川県川崎市高津区坂戸3-2-1 KSP R&D棟D742
TEL:044-829-0500 FAX:044-829-0501
武蔵溝の口駅(JR南武線)、または溝の口駅(東急田園都市線)から徒歩15分。またはKSP行きシャトルバス5分。 |